Патч для QEMU, разработанный инженером компании AMD, подтверждает детали процессора Zen 6 Epyc-Venice, в том числе исправление давно известной уязвимости в системе безопасности

Инженер-программист компании AMD Бен Читем (Ben Cheatham, ) представил серию из четырёх патчей в список рассылки разработчиков QEMU, которые добавляют официальную модель процессора «Epyc-Venice» в код эмуляции x86 данного проекта. Этот патч, датированный 30 июня 2026 года, впервые позволяет ознакомиться в исходном коде с набором функций CPUID и иерархией кэшей будущих серверных процессоров AMD Zen 6 Epyc, известных под кодовым названием Venice. Отдельный вывод команды lscpu, предоставленный OpenBenchmarking , полученный с реального инженерного образца Epyc-Venice, подтверждает спецификации, указанные в патче, на примере реального кристалла.

Новая модель обозначена семейством 26, моделью 80 и версией 0; в гостевых операционных системах она идентифицируется как «AMD EPYC-Venice Processor». Она основана на базовом наборе функций существующей модели Epyc-Turin (Zen 5) и дополнена несколькими новыми расширениями набора инструкций: AVX512 FP16, AVX-IFMA, AVX-NE-CONVERT, AVX-VNNI-INT8, а также новую инструкцию AVX512 Bit Matrix Multiply (BMM), представленную ранее в той же серии патчей. Кроме того, данная модель поддерживает технологию CET Shadow Stack, функцию TSC_ADJUST, а также новую функцию защиты от спекулятивного выполнения под названием Enhanced Return Address Prediction Security (ERAPS).

Примечательно, что данный патч устанавливает флаг SRSO_NO, указывающий на то, что ядро не подвержено уязвимости «Speculative Return Stack Overflow» — уязвимости, связанной со спекулятивным выполнением, которая затрагивала предыдущие поколения архитектуры Zen. Результаты команды lscpu из проекта OpenBenchmarking независимо подтверждают это на реальном оборудовании, отображая сообщение «Spec rstack overflow: Not affected». Уязвимость SRSO использует в своих целях механизм предсказания адреса возврата процессора, заставляя его спекулятивно выполнять код по адресу, выбранному злоумышленником, до того, как будет обнаружена ошибка предсказания; более ранние чипы AMD на архитектуре Zen полагались на программные меры защиты, такие как очистка состояния предсказания ветвления при смене контекста, что сопряжено с потерей производительности. Исправление на аппаратном уровне означает, что ядра Venice блокируют этот канал атаки непосредственно на уровне микросхемы, а не посредством программных исправлений, что снижает накладные расходы. Данная аппаратная защита сочетается с ERAPS — новым механизмом, который, по-видимому, управляет объёмом истории адресов возврата, отслеживаемой предсказателем для каждого гостевого процесса, на основе параметра RAPSIZE, описанного в той же серии исправлений.

(Стоит отметить, что большинство процессоров Intel предыдущего десятилетия имели принципиально схожие уязвимости, связанные с аппаратным предсказанием ветвлений, и исправления для них приводили к снижению производительности.)

Конфигурация кэша, указанная в патче, предусматривает кэш данных L1 объемом 48 КБ с 12-канальной организацией и кэш команд L1 объемом 32 КБ с 8-канальной организацией на каждое ядро, что не изменилось по сравнению с поколением Zen 5 Turin. Объём кэша L2 указан как 1 МБ на каждое ядро с 16-канальной организацией и инклюзивным режимом, что также соответствует параметрам Turin. Объём кэша L3 указан как 64 МБ с 16-канальной организацией, который является общим для всего кристалла. Данные из примера OpenBenchmarking также соответствуют этим параметрам.

Хотя ни один из источников не уточняет информацию о поддержке памяти или ценах, технический директор AMD Марк Пейпермастер отдельно подтвердил, что процессор Epyc Venice будет официально представлен на мероприятии AMD «Advancing AI» в Сан-Франциско 22–23 июля, а это означает, что полные технические характеристики, цены и информация о доступности будут объявлены в ближайшие дни.